Līdz ar 3D iepakošanas tehnoloģijas parādīšanos ir parādījies termins "vairāk nekā Mūrs", lai atspoguļotu, ka apgabala ķēdes blīvuma pieauguma temps pārsniedz tradicionālo IC mērogošanas ātrumu, kas saistīts ar Mūra likumu. Dizaina automatizācijas konferencē, kas šogad notika Lasvegasā, daudzi piegādātāju eksponāti demonstrēja unikālas iepakošanas tehnoloģijas. Tomēr progresīvai iepakošanas tehnoloģijai ir nepieciešami arī atbilstoši metodoloģiski procesi, tostarp visi projektēšanas, ieviešanas un (elektriskās apkures) analīzes aspekti. Man bija iespēja apspriest šo iepakojuma risinājumu procesa prasības ar Džonu Parku, Cadence Integrēto shēmu iepakošanas un starpplatformu risinājumu produktu pārvaldības direktoru.
Klasifikācija: SoC, SiP un Chiplet
Daudzu mikroshēmu moduļu (MCM) tehnoloģija ir pastāvējusi gadu desmitiem un ir izmantota ļoti specifiskos augstas veiktspējas skaitļošanas, sakaru un kosmosa lietojumos. Inženierresursi fizisko implementāciju izstrādei ir ievērojami, un arī investīcijas skaidu iepakošanas sistēmu elektriskajā analīzē ir ievērojamas
Viņš arī teica: "Sekoja divas tendences. Paplašinošā Mūra likuma silīcija tehnoloģija ieviesa System on Chip (SoC) arhitektūru, integrējot IP no vairākiem avotiem. Tajā pašā laikā šo moduļu signālu un jaudas I/O skaits. 2.5D iepakošanas tehnoloģijas ieviešana, izmantojot interpolatorus (vai substrātus), ļāva integrēt šos augstas tapu skaitīšanas moduļus pilnā sistēmas līmeņa pakotnē (SiP), palielinot SiP iespējas. 3D iepakošanas tehnoloģija, kurā tiek izmantotas vertikāli saliktas veidnes, tika ieviesta tikai nesen, un tas izvirza īpašas prasības EDA procesam, sākot no ierobežotas piekļuves testa tapai līdz dažādām termiskās modelēšanas prasībām.